1165   bool IsStore = MI->mayStore();  in spillVGPRtoAGPR()  local
1169   unsigned Dst = IsStore ? Reg : ValueReg;  in spillVGPRtoAGPR()
1170   unsigned Src = IsStore ? ValueReg : Reg;  in spillVGPRtoAGPR()
1183   unsigned Opc = (IsStore ^ IsVGPR) ? AMDGPU::V_ACCVGPR_WRITE_B32_e64  in spillVGPRtoAGPR()
1202   bool IsStore = MI->mayStore();  in buildMUBUFOffsetLoadStore()  local
1205   int LoadStoreOp = IsStore ?  in buildMUBUFOffsetLoadStore()
1235   bool IsStore = TII->get(LoadStoreOp).mayStore();  in getFlatScratchSpillOpcode()  local
1243     LoadStoreOp = IsStore ? AMDGPU::SCRATCH_STORE_DWORD_SADDR  in getFlatScratchSpillOpcode()
1247     LoadStoreOp = IsStore ? AMDGPU::SCRATCH_STORE_DWORDX2_SADDR  in getFlatScratchSpillOpcode()
1251     LoadStoreOp = IsStore ? AMDGPU::SCRATCH_STORE_DWORDX3_SADDR  in getFlatScratchSpillOpcode()
1255     LoadStoreOp = IsStore ? AMDGPU::SCRATCH_STORE_DWORDX4_SADDR  in getFlatScratchSpillOpcode()
1283   bool IsStore = Desc->mayStore();  in buildSpillLoadStore()  local
1467       int NewLoadStoreOp = IsStore ? getOffenMUBUFStore(LoadStoreOp)  in buildSpillLoadStore()
1489     unsigned SrcDstRegState = getDefRegState(!IsStore);  in buildSpillLoadStore()
1499     bool NeedSuperRegDef = e > 1 && IsStore && i == 0;  in buildSpillLoadStore()
1522       if (NeedSuperRegDef || (IsSubReg && IsStore && Lane == LaneS && !i)) {  in buildSpillLoadStore()
1558       if (IsStore) {  in buildSpillLoadStore()
1583             .addReg(SubReg, getDefRegState(!IsStore) | getKillRegState(IsKill));  in buildSpillLoadStore()
1617     if (!IsStore && IsAGPR && TmpIntermediateVGPR != AMDGPU::NoRegister) {  in buildSpillLoadStore()