Lines Matching refs:EltSize

99   unsigned EltSize = 4;  member
126 SplitParts = TRI.getRegSplitParts(RC, EltSize); in SGPRSpillBuilder()
1234 unsigned EltSize) { in getFlatScratchSpillOpcode() argument
1241 switch (EltSize) { in getFlatScratchSpillOpcode()
1297 unsigned EltSize = (IsFlat && !IsAGPR) ? std::min(RegWidth, 16u) : 4u; in buildSpillLoadStore() local
1298 unsigned NumSubRegs = RegWidth / EltSize; in buildSpillLoadStore()
1299 unsigned Size = NumSubRegs * EltSize; in buildSpillLoadStore()
1305 int64_t MaxOffset = Offset + Size + RemSize - EltSize; in buildSpillLoadStore()
1308 if (IsFlat && EltSize > 4) { in buildSpillLoadStore()
1309 LoadStoreOp = getFlatScratchSpillOpcode(TII, LoadStoreOp, EltSize); in buildSpillLoadStore()
1316 assert((IsFlat || ((Offset % EltSize) == 0)) && in buildSpillLoadStore()
1459 ++i, RegOffset += EltSize) { in buildSpillLoadStore()
1461 EltSize = RemSize; in buildSpillLoadStore()
1462 LoadStoreOp = getFlatScratchSpillOpcode(TII, LoadStoreOp, EltSize); in buildSpillLoadStore()
1482 unsigned NumRegs = EltSize / 4; in buildSpillLoadStore()
1504 unsigned RemEltSize = EltSize; in buildSpillLoadStore()
1512 for (int LaneS = (RegOffset + EltSize) / 4 - 1, Lane = LaneS, in buildSpillLoadStore()
1515 bool IsSubReg = e > 1 || EltSize > 4; in buildSpillLoadStore()
1539 if (RemEltSize != EltSize) { // Partially spilled to AGPRs in buildSpillLoadStore()
1540 assert(IsFlat && EltSize > 4); in buildSpillLoadStore()
1552 assert(EltSize == 4); in buildSpillLoadStore()
1652 SB.EltSize, Alignment); in buildVGPRSpillLoadStore()
1658 FrameReg, Offset * SB.EltSize, MMO, SB.RS); in buildVGPRSpillLoadStore()
1663 FrameReg, Offset * SB.EltSize, MMO, SB.RS); in buildVGPRSpillLoadStore()
2797 unsigned EltSize) const { in getRegSplitParts()
2802 const unsigned EltDWORDs = EltSize / 4; in getRegSplitParts()