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Searched refs:op5 (Results 1 – 14 of 14) sorted by relevance

/llvm-project-15.0.7/llvm/test/Bitcode/
H A Dpr18704.ll41 ; <GLOBALVAR abbrevid=4 op0=2 op1=0 op2=0 op3=0 op4=0 op5=0/>
42 ; <GLOBALVAR abbrevid=4 op0=2 op1=0 op2=0 op3=0 op4=0 op5=0/>
43 ; <GLOBALVAR abbrevid=4 op0=2 op1=0 op2=0 op3=0 op4=0 op5=0/>
47 ; <GLOBALVAR abbrevid=4 op0=10 op1=1 op2=28 op3=3 op4=0 op5=0/>
48 ; <GLOBALVAR abbrevid=4 op0=6 op1=1 op2=26 op3=3 op4=0 op5=0/>
49 ; <GLOBALVAR abbrevid=4 op0=13 op1=1 op2=31 op3=3 op4=0 op5=0/>
50 ; <GLOBALVAR abbrevid=4 op0=2 op1=1 op2=23 op3=3 op4=0 op5=0/>
51 ; <GLOBALVAR abbrevid=4 op0=2 op1=0 op2=24 op3=0 op4=0 op5=0/>
64 ; <CE_INBOUNDS_GEP op0=6 op1=7 op2=21 op3=18 op4=21 op5=18/>
82 ; <CE_INBOUNDS_GEP op0=10 op1=6 op2=21 op3=18 op4=21 op5=18/>
[all …]
H A Dthinlto-function-summary-paramaccess.ll137 ; BC-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=2 op3=0 op4=1 op5=0 op6=8 op7=0/>
151 ; BC-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=2 op3=0 op4=2 op5=0 op6=8 op7=0/>
164 ; BC-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=0 op3=1 op4=0 op5=[[CALLEE:-?[0-9]+]] op6=0 op7=2/>
176 ; BC-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=0 op3=1 op4=0 op5=[[CALLEE]] op6=4 op7=6/>
189 ; BC-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=0 op3=1 op4=0 op5=[[CALLEE]] op6=1431 op7=1429/>
214 ; BC-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=0 op3=1 op4=0 op5=[[CALLEE]] op6=1431 op7=250/>
312 ; COMBINED-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=0 op3=1 op4=0 op5=[[CALLEE2]] op6=4 op7=6/>
316 ; COMBINED-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=2 op3=0 op4=2 op5=0 op6=8 op7=0/>
321 ; COMBINED-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=2 op3=0 op4=1 op5=0 op6=8 op7=0/>
324 ; COMBINED-NEXT: <PARAM_ACCESS op0=0 op1=0 op2=0 op3=1 op4=0 op5=[[CALLEE2]] op6=0 op7=2/>
[all …]
H A Dthinlto-function-summary-refgraph.ll43 ; op0=main op4=func op5=func
44 ; CHECK-DAG: <PERMODULE {{.*}} op0=11 op1=0 {{.*}} op4=1 op5=0 op6=0 op7=2 op8=2/>
46 ; op0=W op4=globalvar op5=func3
47 ; CHECK-DAG: <PERMODULE {{.*}} op0=6 op1=5 {{.*}} op4=1 op5=0 op6=0 op7=1 op8=5/>
50 ; op0=X op4=foo op5=foo
51 ; CHECK-DAG: <PERMODULE {{.*}} op0=7 op1=1 {{.*}} op4=1 op5=0 op6=0 op7=4 op8=4/>
56 ; CHECK-DAG: <PERMODULE {{.*}} op0=8 op1=72 {{.*}} op4=0 op5=0 op6=0 op7=3/>
61 ; CHECK-DAG: <PERMODULE {{.*}} op0=9 op1=3 {{.*}} op4=0 op5=0 op6=0 op7=3/>
H A Dthinlto-alias2.ll8 ; CHECK-NEXT: <PERMODULE {{.*}} op4=0 op5=0 op6=0 op7=[[ALIASID:[0-9]+]]/>
/llvm-project-15.0.7/llvm/test/ThinLTO/X86/
H A Dcfi-icall-only-defuse.ll43 ; FOOBAZ: <CFI_FUNCTION_DEFS op0=0 op1=3 op2=3 op3=3 op4=6 op5=3/>
44 ; FOOBAZ: <TYPE_ID op0=9 op1=2 op2=4 op3=7 op4=0 op5=0 op6=0 op7=0/>
51 ; BARQUX: <CFI_FUNCTION_DEFS op0=0 op1=3 op2=3 op3=3 op4=6 op5=3/>
52 ; BARQUX: <TYPE_ID op0=9 op1=2 op2=4 op3=7 op4=0 op5=0 op6=0 op7=0/>
H A Dcfi-icall.ll32 ; COMBINED: <TYPE_ID op0=6 op1=7 op2=4 op3=7 op4=0 op5=0 op6=0 op7=0/>
/llvm-project-15.0.7/mlir/test/Integration/Dialect/PDL/CPU/
H A Dmultiroot.mlir80 %op5 = pdl.operation "tf.Mul" (%val3, %val4 : !pdl.value, !pdl.value) -> (%in_type : !pdl.type)
82 pdl.rewrite { // roots: %op2, %op5
86 pdl.replace %op5 with (%val6_1 : !pdl.value) // tf.Mul
171 …%op5 = pdl.operation "kernel.GD" (%weight, %val4 : !pdl.value, !pdl.value) -> (%weight_type : !pdl…
176 pdl.rewrite { // roots: %op2, %op5, %op7
183 pdl.replace %op5 with (%val8_1 : !pdl.value) // kernel.GD
243 %op5 = pdl.operation "tf.Mul" (%val3, %val4 : !pdl.value, !pdl.value) -> (%in_type : !pdl.type)
245 pdl.rewrite { // roots: %op2, %op5
249 pdl.replace %op5 with (%val6_1 : !pdl.value) // tf.Mul
/llvm-project-15.0.7/clang/test/CodeGen/
H A Dthinlto-distributed-cfi.ll17 ; CHECK: <TYPE_ID op0=0 op1=6 op2=3 op3=0 op4=0 op5=0 op6=0 op7=0/>
H A Dthinlto-distributed-cfi-devirt.ll27 ; CHECK: <TYPE_ID op0=0 op1=6 op2=4 op3=7 op4=0 op5=0 op6=0 op7=0 op8=0 op9=2 op10=6 op11=0 op12=0 …
/llvm-project-15.0.7/mlir/include/mlir/Dialect/Transform/IR/
H A DTransformOps.td226 operand handle is associated with [op3, op4, op5], the resulting handle
227 will be associated with [op3, op4, op5, op3, op4, op5].
/llvm-project-15.0.7/mlir/test/CAPI/
H A Dir.c553 MlirOperation op5 = mlirOperationCreate(&op5State); in buildWithInsertionsAndPrint() local
568 mlirBlockAppendOwnedOperation(block2, op5); in buildWithInsertionsAndPrint()
/llvm-project-15.0.7/llvm/lib/Target/ARM/
H A DARMInstrFormats.td2129 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
2135 let Inst{7} = op5; // sx
2290 bit op5, bit op4,
2300 let Inst{5} = op5;
H A DARMInstrVFP.td1794 bit op5, dag oops, dag iops, InstrItinClass itin,
1796 : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern> {
1807 bit op5, dag oops, dag iops, InstrItinClass itin,
1809 : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern> {
H A DARMInstrMVE.td529 bit op5, bit op16, list<dag> pattern=[]>
539 let Inst{5} = op5;
551 class MVE_ScalarShiftDRegReg<string iname, bit op5, list<dag> pattern=[]>
554 "$RdaLo, $RdaHi, $Rm", op5, 0b0, pattern> {
559 class MVE_ScalarShiftDRegRegWithSat<string iname, bit op5, list<dag> pattern=[]>
562 "$RdaLo, $RdaHi, $sat, $Rm", op5, 0b1, pattern> {