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108 pcie_addr.u64 = 0; in cvmx_pcie_get_io_base_address()110 pcie_addr.io.io = 1; in cvmx_pcie_get_io_base_address()111 pcie_addr.io.did = 3; in cvmx_pcie_get_io_base_address()113 pcie_addr.io.es = 1; in cvmx_pcie_get_io_base_address()115 return pcie_addr.u64; in cvmx_pcie_get_io_base_address()142 pcie_addr.u64 = 0; in cvmx_pcie_get_mem_base_address()144 pcie_addr.mem.io = 1; in cvmx_pcie_get_mem_base_address()145 pcie_addr.mem.did = 3; in cvmx_pcie_get_mem_base_address()147 return pcie_addr.u64; in cvmx_pcie_get_mem_base_address()245 pcie_addr.u64 = 0; in __cvmx_pcie_build_config_addr()[all …]
618 u64 axi_addr, u64 pcie_addr, u64 size) in mc_pcie_setup_inbound_atr() argument627 val = ALIGN_DOWN(lower_32_bits(pcie_addr), SZ_4K); in mc_pcie_setup_inbound_atr()633 writel(upper_32_bits(pcie_addr), table_addr + ATR0_PCIE_WIN0_SRC_ADDR); in mc_pcie_setup_inbound_atr()
426 u64 pcie_addr, u64 size) in brcm_pcie_set_outbound_win() argument434 writel(lower_32_bits(pcie_addr), pcie->base + PCIE_MEM_WIN0_LO(win)); in brcm_pcie_set_outbound_win()435 writel(upper_32_bits(pcie_addr), pcie->base + PCIE_MEM_WIN0_HI(win)); in brcm_pcie_set_outbound_win()