Lines Matching refs:tr2
3205 TypedReg tr1, TypedReg tr2, bits<4> type = 0, bits<4> m4 = 0,
3207 : InstVRRa<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2),
3209 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2)))]> {
3239 TypedReg tr1, TypedReg tr2, bits<4> type> {
3242 (ins tr2.op:$V2, imm32zx4:$M5),
3244 def : Pat<(tr1.vt (operator (tr2.vt tr2.op:$V2))),
3245 (!cast<Instruction>(NAME) tr2.op:$V2, 0)>;
3247 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2, 0)>;
3249 def S : UnaryVRRa<mnemonic#"s", opcode, operator_cc, tr1, tr2,
3826 TypedReg tr1, TypedReg tr2, bits<4> type>
3827 : InstVRIc<opcode, (outs tr1.op:$V1), (ins tr2.op:$V3, imm32zx16:$I2),
3829 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V3),
3840 TypedReg tr1, TypedReg tr2, bits<4> type, bits<4> m5>
3841 : InstVRIe<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2, imm32zx12:$I3),
3843 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
3860 TypedReg tr1, TypedReg tr2, bits<4> type = 0, bits<4> m4 = 0>
3861 : InstVRRa<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2, imm32zx4:$M5),
3863 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
3875 TypedReg tr1, TypedReg tr2, bits<4> type = 0,
3877 : InstVRRb<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2, tr2.op:$V3),
3879 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
3880 (tr2.vt tr2.op:$V3)))]> {
3901 TypedReg tr2, bits<4> type, bits<4> modifier = 0> {
3902 def "" : BinaryVRRb<mnemonic, opcode, operator, tr1, tr2, type,
3905 def S : BinaryVRRb<mnemonic#"s", opcode, operator_cc, tr1, tr2, type,
3923 TypedReg tr1, TypedReg tr2, bits<4> type> {
3926 (ins tr2.op:$V2, tr2.op:$V3, imm32zx4:$M5),
3928 def : Pat<(tr1.vt (operator (tr2.vt tr2.op:$V2), (tr2.vt tr2.op:$V3))),
3929 (!cast<Instruction>(NAME) tr2.op:$V2, tr2.op:$V3, 0)>;
3931 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2,
3932 tr2.op:$V3, 0)>;
3934 def S : BinaryVRRb<mnemonic#"s", opcode, operator_cc, tr1, tr2, type, 1>;
3948 TypedReg tr1, TypedReg tr2, bits<4> type = 0, bits<4> m5 = 0,
3950 : InstVRRc<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2, tr2.op:$V3),
3952 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
3953 (tr2.vt tr2.op:$V3)))]> {
3982 TypedReg tr2, bits<4> type, bits<4> m5,
3984 def "" : BinaryVRRc<mnemonic, opcode, operator, tr1, tr2, type,
3987 def S : BinaryVRRc<mnemonic#"s", opcode, operator_cc, tr1, tr2, type,
4014 TypedReg tr1, TypedReg tr2, bits<4> type>
4016 (ins tr2.op:$V3, (shift12only $B2, $D2):$BD2),
4018 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V3),
4585 TypedReg tr1, TypedReg tr2, ImmOpWithPattern imm, ImmOpWithPattern index>
4586 : InstVRIa<opcode, (outs tr1.op:$V1), (ins tr2.op:$V1src, imm:$I2, index:$M3),
4588 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V1src),
4595 TypedReg tr1, TypedReg tr2, bits<4> type>
4597 (ins tr2.op:$V2, tr2.op:$V3, imm32zx8:$I4),
4599 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4600 (tr2.vt tr2.op:$V3),
4611 TypedReg tr1, TypedReg tr2, bits<4> type, bits<4> m4or>
4613 (ins tr2.op:$V2, imm32zx4:$M4, imm32zx4:$M5),
4615 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4628 TypedReg tr1, TypedReg tr2, bits<4> type,
4631 (ins tr2.op:$V2, tr2.op:$V3, m5mask:$M5),
4633 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4634 (tr2.vt tr2.op:$V3),
4646 TypedReg tr1, TypedReg tr2, bits<4> type,
4648 def "" : TernaryVRRb<mnemonic, opcode, operator, tr1, tr2, type,
4651 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2,
4652 tr2.op:$V3, 0)>;
4654 def S : TernaryVRRb<mnemonic#"s", opcode, operator_cc, tr1, tr2, type,
4657 (!cast<Instruction>(NAME#"S") tr1.op:$V1, tr2.op:$V2,
4658 tr2.op:$V3, 0)>;
4672 TypedReg tr1, TypedReg tr2>
4674 (ins tr2.op:$V2, tr2.op:$V3, imm32zx4:$M4),
4676 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4677 (tr2.vt tr2.op:$V3),
4684 SDPatternOperator operator, TypedReg tr1, TypedReg tr2,
4687 (ins tr2.op:$V2, tr2.op:$V3, imm32zx4:$M6),
4689 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4690 (tr2.vt tr2.op:$V3),
4703 TypedReg tr1, TypedReg tr2, bits<4> type = 0, bits<4> m6 = 0>
4705 (ins tr2.op:$V2, tr2.op:$V3, tr1.op:$V4),
4707 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4708 (tr2.vt tr2.op:$V3),
4725 TypedReg tr1, TypedReg tr2, bits<4> type> {
4728 (ins tr2.op:$V2, tr2.op:$V3, tr1.op:$V4, imm32zx4:$M6),
4730 def : Pat<(operator (tr2.vt tr2.op:$V2), (tr2.vt tr2.op:$V3),
4732 (!cast<Instruction>(NAME) tr2.op:$V2, tr2.op:$V3, tr1.op:$V4, 0)>;
4734 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2,
4735 tr2.op:$V3, tr1.op:$V4, 0)>;
4750 TypedReg tr1, TypedReg tr2, bits<4> m5 = 0, bits<4> type = 0,
4753 (ins tr2.op:$V2, tr2.op:$V3, tr1.op:$V4),
4755 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4756 (tr2.vt tr2.op:$V3),
4770 TypedReg tr1, TypedReg tr2, RegisterOperand cls, bits<4> type>
4772 (ins tr2.op:$V1src, cls:$R3, (shift12only $B2, $D2):$BD2),
4774 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V1src),
4813 TypedReg tr1, TypedReg tr2, bits<5> bytes, ImmOpWithPattern index>
4815 (ins tr2.op:$V1src, (bdxaddr12only $B2, $D2, $X2):$XBD2, index:$M3),
4817 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V1src),
4827 TypedReg tr1, TypedReg tr2, bits<4> type>
4829 (ins tr2.op:$V1src, tr2.op:$V2, tr2.op:$V3, imm32zx8:$I4),
4831 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V1src),
4832 (tr2.vt tr2.op:$V2),
4833 (tr2.vt tr2.op:$V3),
4862 SDPatternOperator operator, TypedReg tr1, TypedReg tr2,
4866 (ins tr2.op:$V2, tr3.op:$V3, tr4.op:$V4, m6mask:$M6),
4868 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4887 TypedReg tr1, TypedReg tr2, bits<4> type,
4890 tr1, tr2, tr2, tr2, type,
4893 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2,
4894 tr2.op:$V3, tr2.op:$V4, 0)>;
4897 tr1, tr2, tr2, tr2, type,
4900 (!cast<Instruction>(NAME#"S") tr1.op:$V1, tr2.op:$V2,
4901 tr2.op:$V3, tr2.op:$V4, 0)>;
5355 class UnaryAliasVRR<SDPatternOperator operator, TypedReg tr1, TypedReg tr2>
5356 : Alias<6, (outs tr1.op:$V1), (ins tr2.op:$V2),
5357 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2)))]>;