Lines Matching refs:tr2
2856 TypedReg tr1, TypedReg tr2, bits<4> type = 0, bits<4> m4 = 0,
2858 : InstVRRa<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2),
2860 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2)))]> {
2888 TypedReg tr1, TypedReg tr2, bits<4> type> {
2891 (ins tr2.op:$V2, imm32zx4:$M5),
2893 def : Pat<(tr1.vt (operator (tr2.vt tr2.op:$V2))),
2894 (!cast<Instruction>(NAME) tr2.op:$V2, 0)>;
2896 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2, 0)>;
2898 def S : UnaryVRRa<mnemonic##"s", opcode, operator_cc, tr1, tr2,
3400 TypedReg tr1, TypedReg tr2, bits<4> type>
3401 : InstVRIc<opcode, (outs tr1.op:$V1), (ins tr2.op:$V3, imm32zx16:$I2),
3403 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V3),
3414 TypedReg tr1, TypedReg tr2, bits<4> type, bits<4> m5>
3415 : InstVRIe<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2, imm32zx12:$I3),
3417 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
3434 TypedReg tr1, TypedReg tr2, bits<4> type = 0, bits<4> m4 = 0>
3435 : InstVRRa<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2, imm32zx4:$M5),
3437 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
3449 TypedReg tr1, TypedReg tr2, bits<4> type = 0,
3451 : InstVRRb<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2, tr2.op:$V3),
3453 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
3454 (tr2.vt tr2.op:$V3)))]> {
3464 TypedReg tr2, bits<4> type, bits<4> modifier = 0> {
3465 def "" : BinaryVRRb<mnemonic, opcode, operator, tr1, tr2, type,
3468 def S : BinaryVRRb<mnemonic##"s", opcode, operator_cc, tr1, tr2, type,
3486 TypedReg tr1, TypedReg tr2, bits<4> type> {
3489 (ins tr2.op:$V2, tr2.op:$V3, imm32zx4:$M5),
3491 def : Pat<(tr1.vt (operator (tr2.vt tr2.op:$V2), (tr2.vt tr2.op:$V3))),
3492 (!cast<Instruction>(NAME) tr2.op:$V2, tr2.op:$V3, 0)>;
3494 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2,
3495 tr2.op:$V3, 0)>;
3497 def S : BinaryVRRb<mnemonic##"s", opcode, operator_cc, tr1, tr2, type, 1>;
3511 TypedReg tr1, TypedReg tr2, bits<4> type = 0, bits<4> m5 = 0,
3513 : InstVRRc<opcode, (outs tr1.op:$V1), (ins tr2.op:$V2, tr2.op:$V3),
3515 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
3516 (tr2.vt tr2.op:$V3)))]> {
3543 TypedReg tr2, bits<4> type, bits<4> m5,
3545 def "" : BinaryVRRc<mnemonic, opcode, operator, tr1, tr2, type,
3548 def S : BinaryVRRc<mnemonic##"s", opcode, operator_cc, tr1, tr2, type,
3569 TypedReg tr1, TypedReg tr2, bits<4> type>
3570 : InstVRSa<opcode, (outs tr1.op:$V1), (ins tr2.op:$V3, shift12only:$BD2),
3572 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V3),
4114 TypedReg tr1, TypedReg tr2, Immediate imm, Immediate index>
4115 : InstVRIa<opcode, (outs tr1.op:$V1), (ins tr2.op:$V1src, imm:$I2, index:$M3),
4117 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V1src),
4124 TypedReg tr1, TypedReg tr2, bits<4> type>
4126 (ins tr2.op:$V2, tr2.op:$V3, imm32zx8:$I4),
4128 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4129 (tr2.vt tr2.op:$V3),
4140 TypedReg tr1, TypedReg tr2, bits<4> type, bits<4> m4or>
4142 (ins tr2.op:$V2, imm32zx4:$M4, imm32zx4:$M5),
4144 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4157 TypedReg tr1, TypedReg tr2, bits<4> type,
4160 (ins tr2.op:$V2, tr2.op:$V3, m5mask:$M5),
4162 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4163 (tr2.vt tr2.op:$V3),
4175 TypedReg tr1, TypedReg tr2, bits<4> type,
4177 def "" : TernaryVRRb<mnemonic, opcode, operator, tr1, tr2, type,
4180 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2,
4181 tr2.op:$V3, 0)>;
4183 def S : TernaryVRRb<mnemonic##"s", opcode, operator_cc, tr1, tr2, type,
4186 (!cast<Instruction>(NAME#"S") tr1.op:$V1, tr2.op:$V2,
4187 tr2.op:$V3, 0)>;
4201 TypedReg tr1, TypedReg tr2>
4203 (ins tr2.op:$V2, tr2.op:$V3, imm32zx4:$M4),
4205 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4206 (tr2.vt tr2.op:$V3),
4213 SDPatternOperator operator, TypedReg tr1, TypedReg tr2,
4216 (ins tr2.op:$V2, tr2.op:$V3, imm32zx4:$M6),
4218 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4219 (tr2.vt tr2.op:$V3),
4232 TypedReg tr1, TypedReg tr2, bits<4> type = 0>
4234 (ins tr2.op:$V2, tr2.op:$V3, tr1.op:$V4),
4236 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4237 (tr2.vt tr2.op:$V3),
4251 TypedReg tr1, TypedReg tr2, bits<4> m5 = 0, bits<4> type = 0>
4253 (ins tr2.op:$V2, tr2.op:$V3, tr1.op:$V4),
4255 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4256 (tr2.vt tr2.op:$V3),
4268 TypedReg tr1, TypedReg tr2, RegisterOperand cls, bits<4> type>
4270 (ins tr2.op:$V1src, cls:$R3, shift12only:$BD2),
4272 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V1src),
4300 TypedReg tr1, TypedReg tr2, bits<5> bytes, Immediate index>
4302 (ins tr2.op:$V1src, bdxaddr12only:$XBD2, index:$M3),
4304 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V1src),
4314 TypedReg tr1, TypedReg tr2, bits<4> type>
4316 (ins tr2.op:$V1src, tr2.op:$V2, tr2.op:$V3, imm32zx8:$I4),
4318 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V1src),
4319 (tr2.vt tr2.op:$V2),
4320 (tr2.vt tr2.op:$V3),
4349 SDPatternOperator operator, TypedReg tr1, TypedReg tr2,
4353 (ins tr2.op:$V2, tr3.op:$V3, tr4.op:$V4, m6mask:$M6),
4355 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2),
4374 TypedReg tr1, TypedReg tr2, bits<4> type,
4377 tr1, tr2, tr2, tr2, type,
4380 (!cast<Instruction>(NAME) tr1.op:$V1, tr2.op:$V2,
4381 tr2.op:$V3, tr2.op:$V4, 0)>;
4384 tr1, tr2, tr2, tr2, type,
4387 (!cast<Instruction>(NAME#"S") tr1.op:$V1, tr2.op:$V2,
4388 tr2.op:$V3, tr2.op:$V4, 0)>;
4845 class UnaryAliasVRR<SDPatternOperator operator, TypedReg tr1, TypedReg tr2>
4846 : Alias<6, (outs tr1.op:$V1), (ins tr2.op:$V2),
4847 [(set (tr1.vt tr1.op:$V1), (operator (tr2.vt tr2.op:$V2)))]>;